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题名/责任者:

ASIC设计与综合:使用Verilog进行RTL设计/(印) 瓦伊巴夫·塔拉特著 孙健, 魏东译

出版发行项:

北京:科学出版社,2024

ISBN及定价:

978-7-03-078828-3/CNY78.00

载体形态项:

xi, 270页:图;26cm

统一题名:

ASIC design and synthesis : RTL design using Verilog

其它题名:

使用Verilog进行RTL设计

丛编项:

数字IC设计工程师丛书

个人责任者:

塔拉特 (Taraate, Vaibbhav) 著

个人次要责任者:

孙健 译

个人次要责任者:

魏东 译

学科主题:

集成电路-电路设计

中图法分类号:

TN402

相关题名附注:

英文题名原文取自书中

责任者附注:

瓦伊巴夫·塔拉特, “1 Rupee S T”的企业家和导师。

提要文摘附注:

本书共20章, 内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析, 可以帮助读者更好地理解和掌握所学的知识。

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