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• 000 01242nam 2200325 450

• 001 0000231628

• 005 20210419145500.0

• 010 __ |a 978-7-5606-2910-0 |d CNY25.00

• 099 __ |a CAL 012012286450

• 100 __ |a 20121129d2012 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 610000

• 105 __ |a ak a 000yy

• 106 __ |a r

• 200 1_ |a Verilog程序设计与EDA |A Verilog cheng xu she ji yu EDA |f 刘靳, 刘笃仁编著

• 210 __ |a 西安 |c 西安电子科技大学出版社 |d 2012

• 215 __ |a 215页 |c 图 |d 26cm

• 225 2_ |a 高等学校电子信息类专业“十二五”规划教材 |A gao deng xue xiao dian zi xin xi lei zhuan ye“shi er wu”gui hua jiao cai

• 320 __ |a 有书目 (第215页)

• 330 __ |a 本书主要内容有绪论、Verilog HDL的基本结构与描述方式、Verilog HDL的基本要素、Verilog HDL的基本语句、组合电路设计、时序电路设计、仿真测试程序设计等。

• 410 _0 |1 2001 |a 高等学校电子信息类专业“十二五”规划教材

• 606 0_ |a VHDL语言 |A VHDL yu yan |x 程序设计 |x 高等学校 |j 教材

• 606 0_ |a 电子电路 |A dian zi dian lu |x 电路设计 |x 计算机辅助设计 |x 高等学校 |j 教材

• 690 __ |a TP312VH |v 5

• 690 __ |a TN702 |v 5

• 701 _0 |a 刘靳 |A liu jin |4 编著

• 701 _0 |a 刘笃仁 |A liu du ren |4 编著

• 801 _0 |a CN |b RENTIAN |c 20121129

• 905 __ |a LJUZC |d TP312VH/17

• 920 __ |a 222016 |z 1