机读格式显示(MARC)

• 000 01393nam 2200277 450

• 001 0000453479

• 005 20240403160400.0

• 010 __ |a 978-7-121-45098-3 |d CNY125.00

• 100 __ |a 20230408d2023 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 110000

• 105 __ |a ak z 000yy

• 106 __ |a r

• 200 1_ |a AMD FPGA设计优化宝典 |A AMDFPGA she ji you hua bao dian |e 面向Vivado/VHDL |f 高亚军编著

• 210 __ |a 北京 |c 电子工业出版社 |d 2023

• 215 __ |a x, 432页 |c 图 |d 26cm

• 225 2_ |a EDA精品智汇馆 |A EDA jing pin zhi hui guan

• 314 __ |a 高亚军, FPGA技术分享者, 设计优化和时序收敛专家, Vivado工具使用专家, 数字信号处理专家, 现任Xilinx资深战略应用工程师, 多年来使用Xilix FPGA实现数字信号处理算法, 对Xilinx FPGA器件架构、开发工具Vivado/Vitis HLS/Model Composer及其设计理念有深厚的理论和实战经验。

• 330 __ |a 本书以Xilinx公司 (目前已被AMD公司收购) 的7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础, 介绍了与之匹配的RTL代码风格 (采用VHDL语言) 和基于Vivado的设计分析方法。全书共十章内容, 包括了时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法, 也包含扇出和布线拥塞的优化方法。

• 410 _0 |1 2001 |a EDA精品智汇馆

• 606 0_ |a 可编程序逻辑器件 |A ke bian cheng xu luo ji qi jian |x 系统设计

• 690 __ |a TP332.1 |v 5

• 701 _0 |a 高亚军 |A gao ya jun |4 编著

• 801 _0 |a CN |b 湖北三新 |c 20230607

• 905 __ |a LJUZC |d TP332.1/69

• 920 __ |a 222016 |z 1