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• 000 01473nam 2200301 450

• 001 0000522757

• 005 20260417164300.0

• 010 __ |a 978-7-5689-4307-9 |d CNY39.80

• 100 __ |a 20240319d2024 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 500000

• 105 __ |a ak a 000yy

• 106 __ |a r

• 200 1_ |a Xilinx FPGA原理及应用实例 |A XilinxFPGA yuan li ji ying yong shi li |e 基于Zynq SoC和Vitis HLS |f 主编冯志宇, 管春, 胡蓉

• 210 __ |a 重庆 |c 重庆大学出版社 |d 2024

• 215 __ |a 206页 |c 图 |d 26cm

• 225 2_ |a 电子信息工程专业本科系列教材 |A dian zi xin xi gong cheng zhuan ye ben ke xi lie jiao cai

• 320 __ |a 有书目

• 330 __ |a 本书以Xilinx Zynq-7000系列FPGA为平台, 以Verilog HDL和C/C++语言为基础, 结合作者多年的教学经验, 系统介绍了FPGA基础知识及Zynq架构、VerilogHDL语法规则、组合/时序逻辑电路-般设计方法、数字逻辑电路HDL设计、Zynq SoC嵌入式开发及Vitis HLS使用方法等内容。全书以PYNQ-72开发板为硬件平台, 以Vivado Vitis和Vitis HLS为开发工具, 由浅入深、循序渐进, 通过多个精心设计的实际案例讲解, 让读者逐步掌握基于HDL的FPGA设计、Zynq SoC嵌入式开发以及Vitis HLS IP生成与优化等FPGA设计与开发主流方法。

• 410 _0 |1 2001 |a 电子信息工程专业本科系列教材

• 606 0_ |a 可编程序逻辑器件 |A ke bian cheng xu luo ji qi jian |x 系统设计 |x 高等学校 |j 教材

• 690 __ |a TP332.1 |v 5

• 701 _0 |a 冯志宇 |A feng zhi yu |4 主编

• 701 _0 |a 管春 |A guan chun |4 主编

• 701 _0 |a 胡蓉 |A hu rong |4 主编

• 801 _0 |a CN |b 湖北三新 |c 20240319

• 905 __ |a LJUZC |d TP332.1/87

• 920 __ |a 222016 |z 1